不得不刷的数字IC设计面试题-数字逻辑篇

发布时间：2022-09-08

来源：IC修真院

第一题：

关于同步设计，说法错误的是 ( )

A. 在可编程逻辑器件中，使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可靠，单板更稳定

B. 为保证逻辑设计可靠，必须保证整个电路中只有一个时钟域，同时只使用同一个时钟沿

C. 同步电路比较容易使用寄存器异步复位/置位端，以使整个电路有一个确定的初始状态

D. 整个电路中可以使用多个时钟域

第二题(多选)：

下列哪种说法正确 ( )

A. 同步复位增加了时序收敛的难度

B. 同步化异步复位可以保证逻辑正确复位

C. 从使用资源的角度看，应该使用异步复位

D. 异步复位可能会导致逻辑错误

第三题：

引起组合逻辑电路发生竞争冒险的原因是( )

A. 信号串扰

B. 电路延时

C. 逻辑关系错误

D. 电源波动

第四题：

使用相同时钟沿的同步数字电路，以下因素和最高工作频率无关的是 ( )

A. 触发器之间的最长组合逻辑

B. 时钟低电平持续时间

C. 触发器的建立保持时间

D. 逻辑块间互联布线长度

第五题：

在有符号数的乘法运算中，8bit 有符号数乘以 12bit 有符号数，运算结果用多少 bit 的有符号数表示不损失精度( )

A. 21

B. 19

C. 18

D. 20

第六题：

对 6’d53 进行移位操作，先左移一位，再右移三位，得到( )

A. 6

B. 13

C. 12

D. 5

第七题：

表达式 Xn + 1(t+T) = Xn(t)，其中 T 为时钟周期，描述的是( )

A. D 触发器

B. JK 触发器

C. SR 触发器

D. T 触发器

第八题：

下面哪个电路属于时序逻辑电路( )

A. 与非门

B. 寄存器

C. 编码器

D. 多路选择器

第九题：

四分频电路最少需要( )个寄存器实现

A. 4

B. 2

C. 1

D. 3

第十题：

十进制的 2019，用十六进制表示最少需要几位数( )

A. 4

B. 3

C. 2

D. 8

参考答案

第一题：(B)。

同步电路确实可以很好的消除电路的毛刺。多时钟域在系统的设计中是很常见的事情，虽然会在一定程度上影响逻辑设计的可靠性，但是我们可以通过合理的约束来让这种不确定性变得可以分析，告诉工具哪些路径是无需分析的，哪些时钟域之间是异步的，从而让系统更加稳定可靠，所以 B 错误。C 正确，同步电路的优点。

第二题：(ABD)。

只要存在复位都会增加布局布线的负担，因为复位会连接到每一个寄存器中，会增加时序收敛的难度。同步化异步复位结合了异步复位和同步复位的优势，因此可以保证逻辑正确复位。异步复位容易使寄存器出现亚稳态，可能导致逻辑错误。对于 C 选项，要看 FPGA 是那个公司的。对于 Xilinx 来说，官方文档明确表示尽量避免使用异步复位，如果适应复位就用高复位，这与Altera的规则相反，这是因为内部结构决定的。对于 Altera 器件来说，使用同步复位会造成资源的浪费，所以才会有习惯性的思维(negedge rst_n)。

第三题：(B)。

造成竞争冒险的原因是到达门的时间不同。

第四题：(B)。

根据建立时间和保持时间的要求，A 和 C 都是影响因子。布线长度会影响信号的传输延迟，也会对时序产生影响，D 也是影响因子。一般设计中低电平的持续时间不会对时序造成影响，有影响的是时钟周期。

第五题：(B)。

都是有符号数，实际参与运算的是 7bit 和 11bit，7+11=18 位，再加符号位 1 位，19bit。

第六题：(B)。

6’d53=6’b110101，左移一位是 7’b1101010，右移三位是 7’b001101，换算完是 13。

第七题：(A)。

通过表达式可以看出该器件具有在下一个时钟周期保持上一个时钟周期数据的特性，有一个周期的跟随作用，因此为 D 触发器。

第八题：(B) 。

寄存器是由触发器组成的，是时序逻辑。