综合是前端模块设计中的重要步骤之一，综合的过程是将行为描述的电路、RTL 级的电路转换到门级的过程;Design Compiler 是 Synopsys 公司用于做电路综合的核心工具，它可以方便地将 HDL 语言描述的电路转换到基于工艺库的门级网表。本章将初步介绍综合的原理以及使用Design Compiler 做电路综合的全过程。

　　本章包含了综合综述，什么是综合?

　　综合的不同层次

　　逻辑级综合

　　RTL 级综合

　　行为级综合

　　Design Compiler 所处的位置

　　使用 Design Compiler 做综合的流程示意图

　　Verilog 语言结构到门级的映射

　　always 语句的综合

　　If 语句的综合

　　case 语句的综合

　　条件互斥的 case 语句

　　Casex 语句

　　隐含 Latch 的 case 语句

　　Full_case

　　Parallel_case

　　case 项不是常数的 case 语句

　　loop 语句的综合

　　触发器的综合

　　算术电路的综合

　　使用 Design Compiler 进行综合

　　预综合过程、、、、等共整理了116页，内容非常详细，点击下方蓝色按钮即可免费下载PPT原文件，希望对大家有所帮助。

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