打造IC人才
科技生态圈

数字IC后端课程

自购买期一年有效

2495人报名


课程简介：

本课程详细讲解数字集成电路后端实现的每个步骤:逻辑综合、布局、时钟树、布线、优化、ECO、GDSII,培养具备独立工程能力的数字IC后端工程师。

适合人群：

本课程适合本科及以上学历，理工科相关专业的人群学习（含材料、工艺、物理、自动化等专业)；点击：咨询你适合学芯片后端吗？ >>

主讲老师：

魏东老师：20年以上的数字IC后端经验，曾就职于英飞凌、航空航天研究所专家级数字后端工程师.......

小Y老师：10年后端设计经验，曾就职于三星半导体数字后端高级工程师.......

实战派老师指路,不走弯路,助你学习核心技能，就业顺畅。更多老师>>

课程安排：

线上直播课+线下项目实训，上课时间为每周3次，每次2节课，24小时实时答疑；

点击：了解详细的课程安排>>

项目实操：

项目名称:SoC芯片后端实现(低功耗SoC芯片)

模块级项目：MCU、AES（tsmc28）等；

项目特色：商业级真实项目

项目工艺：28nm；

点击：获取实战项目>>

就业薪资（参考）：

平均薪资37W/年

初级工程师(20W-50W)、中级工程师(45W-80W)、高级工程师(60w-100w)

点击：查看以往学员就业案例>>

课程大纲：

微信图片_20230519112052

点击：获取完整课程大纲>>

就业介绍：

就业指导课+1对1就业服务+终身就业跟踪，随时提供就业服务。

1000余家企业招聘需求衔接、与大厂深度合作，定期为企业输送IC人才！

点击：定制专属就业计划>>


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大家都在问：

报名费用多少钱？

学习周期是多长时间？

零基础可以学会吗？

报名流程是怎么样的？



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第一章 Linux

  • 1. LINUX基本知识及常用命令

  • 2. LINUX常用命令_演示1

  • 3. LINUX常用命令_演示2

  • 4. LINUX常用命令_演示3

第二章 数字电路

  • 1.数字信号描述方法

  • 2.数制

  • 3.二~十进制数之间的转换

  • 4.其他不同数制间的转换

  • 5.进制数的算数运算

  • 6.有符号数的表示1

  • 7.有符号数的表示2

  • 8.补码的加减运算

  • 9.二~十进制码

  • 10. 格雷码

  • 11. N.ASC码和奇偶检验码

  • 12. N.逻辑代数简介

  • 13. 基本逻辑运算

  • 14. 复合逻辑运算

  • 15. 三态输出门电路

  • 16. 集成逻辑门简介

  • 17. 逻辑代数的基本定律

  • 18. 逻辑代数的基本规则

  • 19. 逻辑函数及其表示方法

  • 20. 逻辑函数表达式的形式

  • 21. 逻辑函数的代数化简法

  • 22. 逻辑函数式的变换

  • 23. 逻辑函数的最小项表达式

  • 24. 逻辑函数的最大项表达式

  • 25. 卡诺图的引出

  • 26. 逻辑函数的卡诺图表示法

  • 27. 逻辑函数的卡诺图化简法

  • 28. 含无关项的逻辑函数化简

  • 29. 逻辑门的替代符号

  • 30. 组合逻辑电路的分析_1

  • 31. 组合逻辑电路的设计过程_1

  • 32. 组合逻辑电路的优化实现_1

  • 33. 组合逻辑电路中的竞争冒险

  • 34. 编码器

  • 35. 集成编码器的使用

  • 36. 二进制译码器

  • 37. 译码器的应用

  • 38. 二十进制译码器

  • 39. 七段显示译码器

  • 40. 数字显示电路

  • 41. 数据分配器

  • 42. 数据选择器

  • 43. 数据选择器的应用

  • 44. 数值比较器

  • 45. 多位数值比较器

  • 46. 一位加法器

  • 47. 多位数加法器

  • 48. 锁存器和触发器

  • 49. 基本SR锁存器

  • 50. 基本SR锁存器

  • 51. 门控SR锁存器

  • 52. 基本SR锁存器

  • 53. D锁存器的电路结构

  • 54. D锁存器的动态特性

  • 55. 主从D触发器

  • 56. 其他控制端的D触发器

  • 57. 其他控制端的D触发器

  • 58. 主从D触发器的动态特性

  • 59. 维持阻塞D触发器

  • 60. D触发器

  • 61. JK触发器

  • 62. T触发器和SR触发器

  • 63. 时序逻辑电路1

  • 64. 时序逻辑电路2

  • 65. 同步时序逻辑电路分析

  • 66. 异步时序电路分析

  • 67. 寄存器和移位寄存器

  • 68. 计数器简介

  • 69. 同步二进制计数器

  • 70. 集成计数器

  • 71. 其他计数器

  • 72. 逻辑门电路简介

  • 73. MOS管及其开关特性

  • 74. 基本CMOS逻辑门电路

  • 75. 其他CMOS门电路

第三章 verilog

  • 1. verilog课程内容介绍

  • 2. HDL语言介绍

  • 3. Verilog语言的发展及特点

  • 4. 数字系统抽象层次

  • 5. 抽象级建模

  • 6. 设计方法及流程介绍

  • 7. verilog建模

  • 8. 模块概念介绍

  • 9. 仿真测试概念介绍

  • 10. 模块结构概念介绍

  • 11. 关键字&标识符

  • 12. 编码标准

  • 13. 数据类型_常量

  • 14. 数据类型_参数传递

  • 15. 数据类型_变量

  • 16. 算术运算符

  • 17. 符号分类&优先级

  • 18. 逻辑运算符

  • 19. 运算符示例讲解(1)

  • 20. 运算符示例讲解(2)

  • 21. 赋值语句&块语句介绍

  • 22. 阻塞赋值&非阻塞赋值

  • 23. 块语句示例

  • 24. if_else语句

  • 25. case语句

  • 26. 条件语句注意事项&示例

  • 27. for语句

  • 28. repeat语句

  • 29. while&forever语句

  • 30. always语句实现循环

  • 31. 结构语句_always（1）

  • 32. 结构语句_always（2）

  • 33. 结构语句_initial

  • 34. 任务和函数（1）

  • 35. 任务和函数（2）

  • 36. task&function的区别

  • 37. 系统任务（1）

  • 38. 系统任务（2）

  • 39. 编译预处理（1）

  • 40. 编译预处理（2）

  • 41. 编译预处理（3）

  • 42. 练习（1）

  • 43. 练习（2）

  • 44. 练习（3）

  • 45. 练习（4）

  • 46. 练习（5）

  • 47. 练习（6）

  • 48. 练习（7）

  • 49. 练习（8）

  • 50. 练习（9）

  • 51. 练习（10）

  • 52. 练习（11）

  • 53. 练习（12）

  • 54. 练习（13）

  • 55. 练习（14）

  • 56. 行为描述&混合描述

  • 57. 门级描述

  • 58. 测试与验证

  • 59. 状态机概念

  • 60. 状态机的分类&实现

  • 61. 状态机的实现&转移图

  • 62. 序列检测示例

  • 63. 阻塞与非阻塞（1）

  • 64. 阻塞与非阻塞（2）

  • 65. 可综合&不可综合语法举例

  • 66. 可综合设计举例

  • 67. Verilog小结

第四章 数字后端概述

  • 1. 集成电路历史

  • 2. EDA发展历史

  • 3. 芯片设计供应链

  • 4. 综合简介

  • 5. PR data setup

  • 6. PR floorplan

  • 7. PR placement

  • 8. PR CTS

  • 9. PR route

  • 10. PR chip finish

第五章 静态时序分析STA

  • 1. 后端流程概述1

  • 2. 后端流程概述2

  • 3. 后端流程概述3

  • 4. Primetime introduction

  • 5. STA introduction

  • 6. Timing path introduction

  • 7. cell延时计算

  • 8. Net延时计算

  • 9. Setup、hold概念

  • 10. Setup、hold计算

  • 11. Read design&library

  • 12. Constraining a block

  • 13. Specify cell & net delay info Post-Layout

  • 14. Specify cell & net delay info Pre-Layout

  • 15. Timing report

  • 16. Pre-layout时序检查

  • 17. Post-layout时序检查

  • 18. 时钟定义

  • 19. Min pulse width

  • 20. Clcok gating circuitry

  • 21. Set false path

  • 22. Timing arc

  • 23. Multicycle

  • 24. Path group

  • 25. Min max analysis

  • 26. On chip variation

  • 27. Global corner

  • 28. Local corner

  • 29. OCV derating

  • 30. CRPR

  • 31. 时序分析常用指令

  • 32. 时序分析基本输入

  • 33. SPEF

  • 34. Mismatch

  • 35. 时序模型1

  • 36. 时序模型2

  • 37. 物理库介绍

  • 38. Crosstalk

  • 39. PTSI流程

  • 40. 米勒 逆温效应

  • 41. CCS模型

  • 42. Timing window

  • 43. Crosstalk delay

  • 44. Crosstalk noise

  • 45. Set clock group -physical exclusive

  • 46. Set clock group -asynchronous

  • 47. Set clock group -logic_exclusive

  • 48. Crosstalk analysis mode

  • 49. GBA PBA

  • 50. 功耗分析输入

第六章 TCL脚本

  • tcl语言基础01

  • tcl语言基础02

  • tcl语言基础

第七章 逻辑综合

  • 1. 综合概述

  • 2.库的介绍

  • 3. 时序约束概述

  • 4. IO约束

  • 5. DRC

  • 6. 时钟定义

  • 7. 时钟关系

  • 8. 时钟属性

  • 9. 时钟特例

  • 10. 综合策略

第八章 布局布线

  • 1 PR Flow1

  • 2. PR Flow2

  • 3. Data setup

  • 4. Logic Library Introduction

  • 5. Lef Introduction

  • 6. Die size

  • 7. Pad placement

  • 8. FloorPlan Content

  • 9. Chip Level Floorplan VS Blobk Level Floorplan

  • 10. Floorplan Site row

  • 11. Physical cell Placement

  • 12. Die spacing with core

  • 13. Site row

  • 14. Design type

  • 15. IO type

  • 16. Package type

  • 17. Common IO placement

  • 18. Macro type

  • 19. Goals

  • 20. Common rules1

  • 21. Common rules2

  • 22. Std cell rail

  • 23. Power ring

  • 24. Power mesh1

  • 25. Power mesh2

  • 26. Power mesh3

  • 27. Blockage Type

  • 28. Keepout margin

  • 29. Placement blockage

  • 30. Routing blockage

  • 31. Placement Objectives

  • 32. Congestion

  • 33. Coarse placement

  • 34. Scan chain reordering

  • 35. Optimization

  • 36. Legalization

  • 37. Target

  • 38. Global Local skew

  • 39. Clock Skew

  • 40. CTS Transition

  • 41. CTS Capacitance

  • 42. CTS Exception

  • 43. Identifying the Clock Tree Endpoints

  • 44. Balance Group

  • 45. CTS constraint

  • 46. CTS Design Rule Constraints

  • 47. Target Insertion Delay

  • 48. Nondefault rule

  • 49. CTS Cells Selection

  • 50. CTO

  • 51. CTS strategy

  • 52. Analyze clock tree1

  • 53. Analyze clock tree2

  • 54. Analyze clock tree3

  • 55. CTS Innovus flow

  • 56. CTS Skew Group

  • 57. Ccopt Spec

  • 58. clock tree Debugging

  • 59. Operating Condition

  • 60. Multi Scenario

  • 61. Defining Scenarios

  • 62. Scenarios usage1

  • 63. Scenarios usage2

  • 64. Scenarios usage3

  • 65. Global Routing

  • 66. Track Assign

  • 67. Detail Route

  • 68. Nanoroute Flow

  • 69. Route Status

  • 70. Verify Routing

  • 71. Route Control

  • 72. Fix Drc

  • 73. Antenna

  • 74. Wire Spreading Widening

  • 75. Redundant via insertion

  • 76. Filler insertion

  • 77. Dummy metal insertion

  • 78. Freeze Silicon ECO & Non-Freeze Silicon ECO

  • 79. ECO introduction

  • 80. Netliset DEF GDSII SDC SPEF1

  • 81. Netliset DEF GDSII SDC SPEF2

  • 82. Netliset DEF GDSII SDC SPEF3

  • 83. Extraction introduction

  • 84. Extraction Types

  • 85. Starrc Flow

  • 86. input format

  • 87. DEF LEF

  • 88. Pin cap setup

  • 89. SPEF

  • 90.power mesh补充

第九章 PV

  • DRC01

  • DRC02

  • LVS01

  • LVS02

  • LVS03

  • Formality_ir-drop

第十章 TSMC 28nm项目实战

  • 1.init 1

  • 2.init 2

  • 3.floorplan 1

  • 4.floorplan 2

  • 5.floorplan 3

  • 6.place 1

  • 7.place 2

  • 8.place 3

  • 9.CTS 1

  • 10.CTS 2

  • 11.CTS 3

  • 12.CTS 4 + Route 1

  • 13.Route 2

  • 14.POSTROUTE 1

  • 15.POSTROUTE 2

  • 16.chip finish

  • 17.StarRc + formality

  • 18.PT 1

  • 19.PT 2

  • 20.timing eco

  • 21.drc innovus fix 1

  • 22.drc innovus fix 2

  • 23.drc innovus fix 3

中国芯片业已经觉醒，并且正在不断进步，从国际、国内市场来看，我国集成电路产业市场前景广阔。在IC设计中，数字后端所占的人数比重一直是最多的，而且随着芯片规模不断加大，后端工程师需要的人数将会越来越多。资深数字后端工程师的薪资在50K-80K,所以对于IC行业科班出身或者想要转行的在职人来前景都是很明朗的。

职业简介：

数字后端处于数字IC设计流程的后端，属于数字IC设计类岗位的一种。数字后端按岗位类别可以分为：逻辑综合，布局布线physical design，静态时序分析（STA），功耗分析Power analysis，物理验证physical verification等岗位。

工作内容：

1.主要负责将RTL code转换为实际后端使用的netlist网表

2.布局布线（PD），负责netlist到GDSII的转化过程

3.静态时序分析（STA）

4.物理验证（PV）

5.功耗分析（PA）

6.熟练使用以下工具

8.布局布线：Innovus/Encounter, ICC2/ICC

9.综合：DC， Genus

10.物理验证：Calibre

11.静态时序分析： PrimeTime, Tempus

12.功耗分析： Redhawk, Voltus，PTPX

所需技能：

1.具有较好的综合知识，英语听说读写能力，团队合作，沟通能力，学习能力

2.有扎实的基础知识，数字电路、半导体工艺基础等

3.熟悉工具环境：LINUX，编辑器，EDA仿真工具

4.熟悉SoC从RTL到GDSII的完整设计流程

5.熟练综合技能及相关EDA工具使用

6.熟练自动布局布线技能及相关EDA工具使用

7.熟练时序分析 (STA)

8.熟练物理验证 (FV, PV, PA等）

适用人群：

有意应聘后端工程师的在职人员（统招本科及以上学历）

高等院校电子类在校研究生（含材料、工艺、物理、自动化等专业）

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