数字芯片全流程学习路线（含：开源项目）

从系统定义到封测，数字芯片设计全流程学习路线整理好了

9大阶段、500+知识点、15个开源项目，按产业链顺序拆解：系统架构→RTL设计→功能验证→逻辑综合→DFT→P&R→物理验证→流片→封测。每个阶段标注学习内容、EDA工具链、开源项目。

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系统定义与架构设计

✅基础知识点：

1. 总线协议与互联架构：APB/AHB（burst传输、仲裁）、AXI（crossbar、乱序、交织、Outstanding、QoS）、AXI-Stream、ACE（AXI Coherency Extensions）、片上网络（NoC）的基本路由与仲裁策略

2. 低速外设接口：SPI/I2C/UART 时序控制器实现（含时钟分频与采样点设计）

3. DDR控制器：DFI接口、PHY训练、ECC纠错、刷新管理

4. Cache与内存管理单元：Cache写策略（Write-back/Through）、分配策略、伪LRU替换算法、MMU/TLB基础、Page Table Walk机制、DMA控制器（链式传输、带宽分配）

5. 低功耗物理设计：UPF/CPF流程、Power Gating的物理实现（隔离单元Isolation、电平转换器Level Shifter、状态保持寄存器SRPG）、电源域划分、多电压域下的时序收敛

6. 代码规范与 Lint：SpyGlass/nLint 规则、可综合性检查、命名规范

✅进阶专业知识：

1. AI芯片架构设计：NPU/TPU 计算阵列、数据流架构、脉动阵列设计

2. 异构计算架构：CPU+GPU+NPU 协同、任务调度、内存一致性

3. NoC (片上网络)：Mesh/Ring/Torus 拓扑、路由算法、QoS保障

4. 性能建模：SystemC/TLM 建模、Gem5 仿真、性能瓶颈分析

5. 芯片工艺选型：TSMC 7/12/22/28nm 特性对比、工艺角分析

6. 安全架构：TrustZone、安全启动、密钥管理、侧信道防护

✅EDA 工具：

SystemC / TLM、Gem5、Visual Studio Code、Draw.io / Visio、Confluence / Notion

✅开源实战项目：

1、RISC-V Mini SoC：基于 RISC-V 的微型 SoC 系统，含总线、外设、中断控制器，适合理解 SoC 架构

地址：github.com/pulp-platform/pulpissimo

2、Gem5 架构仿真：全系统模拟器，支持 ARM/x86/RISC-V，用于架构探索和性能分析

地址：github.com/gem5/gem5

数字前端(逻辑设计/ RTL 设计)

✅基础知识点：

1. Linux 基础操作：shell 命令、文件管理、权限、管道、进程管理

2. Vim/GVim 编辑器：高效编辑模式、列操作、宏录制、.vimrc 配置

3. Verilog HDL (可综合)：模块例化、assign/always、阻塞/非阻塞赋值、参数化

4. 组合逻辑设计：MUX/DEC/ENCODER、加法器/乘法器、ALU 设计

5. 时序逻辑设计：D 触发器、寄存器、计数器、分频器

6. 有限状态机 FSM：Moore/Mealy、三段式写法、状态编码优化

7. 同步 FIFO：读写指针、空满标志、双口 RAM 实现

8. 异步 FIFO：格雷码跨时钟域、亚稳态处理、脉冲同步器

9. CDC (跨时钟域)：两级同步器、握手协议、异步 FIFO、DMUX 同步

10. 流水线设计：流水线分割、吞吐率分析、流水线冒险与旁路

✅进阶专业知识：

1. APB 总线协议：低速外设总线，状态机设计，Setup/Enable 两相时序

2. AHB 总线协议：高性能总线，burst 传输，多 master 仲裁

3. AXI 总线协议：高性能片内总线，5通道独立，outstanding/out-of-order

4. SPI/I2C/UART 外设：常用低速接口协议，时序设计，控制器实现

5. DDR 控制器：DFI 接口、PHY 训练、时序参数、刷新管理

6. 低功耗设计：Clock Gating、Power Gating、DVFS、多电压域

7. SystemVerilog 可综合子集：interface/modport、struct/enum、always_ff/always_comb

8. 代码规范与 Lint：SpyGlass/nLint 规则、可综合性检查、命名规范

✅EDA 工具：

VCS、Verdi、Vivado、Quartus、SpyGlass、nLint、Makefile

✅开源实战项目：

1、openMSP430：完整 MSP430 微控制器 RTL 实现，含外设和调试接口，适合学习 SoC 级 RTL

地址：github.com/olgirard/openmsp430

2、AXI4-Stream Infrastructure：Alex Forencich 的 AXI 开源 IP 库，含 AXI4/AXI-Lite/AXI-Stream 完整实现

地址：github.com/alexforencich/verilog-axi

3、Async FIFO (Clifford Cummings paper)：经典异步 FIFO 设计论文 + 代码，面试高频考点

地址：sunburst-design.com/papers

数字功能验证

✅基础知识点：

1. Verilog Testbench 基础：initial/always、$display/$monitor、文件 IO、波形 Dump

2. 验证基本概念：验证计划、测试点分解、覆盖率驱动、随机约束验证

3. SystemVerilog 验证：数据类型、动态数组/队列/关联数组、结构体

4. SV 面向对象编程：类、继承、多态、虚接口、包(package)

5. 随机化与约束：rand/randc、约束块、权重分布、内联约束

6. 线程与通信：fork-join、mailbox、semaphore、event

7. 功能覆盖率：covergroup/coverpoint/cross、仓(bin)、覆盖率收集

8. SVA 断言：即时断言/并发断言、序列(sequence)、属性(property)

✅进阶专业知识：

1. UVM 框架体系：Factory 机制、Phase 机制、Config_db、TLM 通信

2. UVM 组件开发：Driver/Monitor/Sequencer/Agent/Scoreboard/Env/Test

3. UVM Sequence：Sequence Item、Virtual Sequence、Layering、Response

4. RAL (寄存器抽象层)：regmodel、前门/后门访问、Mirror/Desired Value

5. 验证 IP (VIP)：AXI/APB VIP 集成、Protocol Checker、Scoreboard 设计

6. 形式验证：JasperGold/VC Formal、属性检查、端到端形式验证

7. 回归测试管理：Regression 脚本、随机种子管理、失败分析流程

8. Gate-Level 仿真：SDF 反标、门级时序仿真、X 态传播分析

✅EDA 工具：

VCS、Verdi、QuestaSim、Xcelium、JasperGold、VC Formal

✅开源实战项目：

1、UVM 验证环境模板 (Verilab)：工业级 UVM 验证环境示例，含 AXI Agent、寄存器模型、Scoreboard 参考模型

地址：github.com/verilab/uvm_python

2、RISC-V UVM 验证：Google 开源的 RISC-V 指令集随机指令生成器 + UVM 验证环境

地址：github.com/google/riscv-dv

3、cocotb：Python 驱动的验证框架，用 Python 写 testbench，适合快速原型验证

地址：github.com/cocotb/cocotb

逻辑综合

✅基础知识点：

1. 综合基本概念：RTL→Gate 映射、标准单元库、工艺角、PVT 条件

2. Design Compiler (DC) 流程：setup 文件、读入 RTL、elaboration、compile 策略

3. 时序约束 SDC：create_clock、set_input_delay、set_output_delay、时钟组

4. 综合优化策略：compile_ultra、retiming、边界优化、层次化综合

5. 时序路径分析：Setup/Hold time、Clock Skew/Jitter、O CV 降额

6. 综合报告解读：Timing/Area/Power report、Violation 分析与修复

7. 网表质量检查：Check_design、LEC 等价性检查、Undriven/Floating

✅进阶专业知识：

1. Formality/LEC 等价性验证：RTL vs Netlist 对比、Key Point Mapping、Abort Point

2. 多 Corner 综合：Setup Corner/Hold Corner、MMMC 配置

3. UPF/CPF 低功耗综合：电压域、Power Switch、Isolation Cell、Level Shifter

4. DC Topographical：物理感知综合、布局驱动的时序优化

✅EDA 工具：

Design Compiler、Genus、Formality、Conformal LEC

✅开源实战项目：

1、Yosys 开源综合：开源 RTL 综合框架，支持 Verilog→网表，含 ABC 逻辑优化引擎

地址：github.com/YosysHQ/yosys

2、OpenSTA：开源静态时序分析引擎，工业级 SDC 支持，适合学习 STA 原理

地址：github.com/The-OpenROAD-Project/OpenSTA

DFT — 可测性设计

✅基础知识点：

1. DFT 基本概念：为什么需要 DFT、故障模型(Stuck-at/Transition/Path Delay)

2. Scan Chain (扫描链)：Scan DFF 替换、Scan Insertion、Scan Compression

3. ATPG (自动测试向量生成)：Test Pattern、Fault Coverage、TetraMAX/Tessent 使用

4. BIST (内建自测试)：Memory BIST、Logic BIST、BISR 修复

5. Boundary Scan (JTAG)：IEEE 1149.1、TAP 控制器、BSDL 文件

6. DFT DRC 检查：Scan DRC Rules、Clock/Reset 约束、DFT 设计规则

✅进阶专业知识：

1. 压缩扫描链：EDT/OPMISR+、压缩比、X-tolerant 压缩

2. At-Speed Testing：Transition Fault、Path Delay、OCC (On-Chip Clocking)

3. SSN (Scan Shift Noise)：扫描移位功耗、低功耗 ATPG、X-fill 技术

4. IEEE 1687 (IJTAG)：嵌入式仪器、SIB/MIB 网络、P DL 描述

✅EDA 工具：

Tessent、TetraMAX、DFT Compiler、Modus

✅开源实战项目：

1、Open DFT (Fault)：开源 ATPG 和故障仿真工具，支持 Stuck-at 和 Transition 故障模型

地址：github.com/Cloud-V/Fault

数字后端布局布线

✅基础知识点：

1. 后端流程概述：从网表到 GDSII 的完整流程、Signoff Checklist

2. Init Design：库文件(.lib/.lef)、TLU+/QRC Techfile、MMMC 配置

3. Floorplan：Die Size、Macro 摆放、IO Pad 规划、电源网络(Power Mesh)

4. Placement：标准单元摆放、Placement Density、Tie Cell、Endcap/Welltap

5. CTS (时钟树综合)：Clock Buffer/Inverter、Skew/Latency、NDR 绕线

6. Routing：Global/Detail Route、DRC Clean、Antenna Fix

7. STA 时序分析：Setup/Hold、SI 噪声、CRPR/CPPR、Timing ECO

8. 寄生参数提取：RC Extraction、SPEF 文件、StarRC/QRC

✅进阶专业知识：

1. 先进工艺挑战：FinFET 特性、多重曝光(MPT)、Via Pillar、Pin Access

2. IR Drop / EM 分析：静态/动态 IR Drop、Electromigration、RedHawk/Voltus

3. DFM (可制造性设计)：CMP 建模、Litho 热点、Wire Spreading/Widening

4. Hierarchical 设计：Top-Level 集成、ILM/QTM 模型、Partition/Pin Assign

✅EDA 工具：

Innovus、ICC2、PrimeTime、Tempus、StarRC、RedHawk

✅开源实战项目：

1、OpenROAD：完整的开源数字后端实现流程，从综合到 GDSII，涵盖 Floorplan/Place/CTS/Route

地址：github.com/The-OpenROAD-Project/OpenROAD

2、OpenLane (SkyWater 130nm)：基于 OpenROAD 的完整 RTL-to-GDSII 流程，Google 赞助的开源 PDK

地址：github.com/The-OpenROAD-Project/OpenLane

数字后端物理验证 (DRC / LVS)

✅基础知识点：

DRC (设计规则检查)：间距/宽度/包围/Metal Density、DRC Rule Deck 理解

LVS (版图与原理图比对)：器件识别、连接关系提取、Short/Open 定位

ERC (电气规则检查)：Floating Gate、Well 连接、Antenna Ratio

Antenna 效应：等离子体充电损伤、跳线法/二极管法修复

DFM 检查：CMP 均匀性、Litho 仿真、关键面积分析

Fill Insertion：Metal Fill、Well Fill、密度合规

✅EDA 工具：

Calibre、IC Validator、Assura/PVS

流片与制造

1. Tape-out 流程：GDSII/OASIS 输出、Data Preparation、Mask Generation

2. 晶圆制造工艺：光刻/刻蚀/沉积/CMP、CMOS 工艺步骤、FinFET 结构

3. 工艺角与 Variation：Process/Voltage/Temperature、Global/Local Variation

4. Foundry 交互：TSMC/SMIC 工艺选择、MPW Shuttle、全掩膜量产

5. 良率分析：Yield Model、DFM/DFY、良率提升策略

6. Signoff Checklist：Tape-out Review、Checklist 管理、风险评审

封装与测试

1. 封装类型与工艺：QFP/BGA/WLCSP/FCBGA、2.5D/3D 封装、Chiplet

2. ATE 测试：ATE 架构、Test Program 开发、Shmoo Plot

3. SLT (系统级测试)：功能测试、性能 Binning、老化测试(Burn-in)

4. DFT in Test Context：Scan Test、MBIST 量产测试、ATPG 覆盖率目标

5. 量产良率：CP/FT Yield、DPPM 计算、RMA 分析

6. SI/PI 分析：封装级信号完整性、PDN 阻抗分析、SSN

附录：AI 芯片专项知识体系

✅AI 芯片必修知识：

1. 深度学习基础：CNN/RNN/Transformer、卷积/池化/全连接/激活函数

2. 模型训练与推理：前向传播/反向传播、SGD/Adam、Loss 函数、推理优化

3. PyTorch/TensorFlow：模型搭建、数据加载、训练循环、模型保存/导出

4. 模型量化：FP32→INT8/INT4、PTQ/QAT、混合精度、校准数据集

5. AI 编译器/工具链：TVM/MLIR、图优化、算子融合、CodeGen

6. NPU 架构设计：脉动阵列、数据流(Systolic/Dataflow)、MAC 阵列、片上存储层级

7. 算子映射与调度：卷积→MAC 映射、分块(Tiling)、双缓冲、流水并行

8. FP16/BF16 浮点：IEEE 754 半精度、混合精度训练、NPU 计算单元设计

✅开源实战项目：

1、TVM (Apache)：开源深度学习编译器，支持模型量化、图优化、多后端部署

地址：github.com/apache/tvm

2、NVDLA：NVIDIA 开源深度学习加速器 RTL，完整 NPU 架构参考实现

地址：github.com/nvdla/hw

3、Gemmini (UC Berkeley)：基于 RISC-V 的脉动阵列加速器，含 RTL + 软件栈

地址：github.com/ucb-bar/gemmini

4、tiny-tpu：从零设计的 Google TPU 风格脉动阵列，含详细文档

地址：github.com/jofrfu/tinyTPU

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